Cover Image

Verilog hdl:a guide to digital design and synthesis

Saved in:
Main Author: Palnitkar, Samir
Language:English
Published: Delhi Pearson Education 2003
Edition:2nd ed.
Subjects:
ECE
Vhdl
Vls
Tags: Add Tag
No Tags, Be the first to tag this record!

MARC

LEADER 00000am aa2200000a 44500
001 OHA-20260330-701
003 OSt
005 20260619090818.0
008 260619b |||||||| |||| 00| 0 eng d
020 |a 81-297-0092-1 
100 |a Palnitkar, Samir 
245 |a Verilog hdl:a guide to digital design and synthesis 
250 |a 2nd ed. 
260 |a Delhi  |b Pearson Education  |c 2003 
942 |c BK 
952 |0 0  |1 0  |4 0  |6 621_392000000000000_P181E2  |7 0  |9 74879  |a MSIT  |b MSIT  |c GEN  |d 2026-03-30  |g 325.00  |l 0  |o 621.392 P181e2  |p 14345  |r 2026-03-30 21:18:49  |t 1  |v 325.00  |w 2026-03-30  |y BK 
952 |0 0  |1 0  |4 0  |6 621_392000000000000_P181E2  |7 0  |9 74880  |a MSIT  |b MSIT  |c GEN  |d 2026-03-30  |g 325.00  |l 0  |o 621.392 P181e2  |p 15519  |r 2026-03-30 21:18:49  |t 2  |v 325.00  |w 2026-03-30  |y BK 
952 |0 0  |1 0  |4 0  |6 621_392000000000000_P181E2  |7 0  |9 74881  |a MSIT  |b MSIT  |c GEN  |d 2026-03-30  |g 325.00  |l 4  |m 3  |o 621.392 P181e2  |p 15520  |r 2026-04-18 16:34:41  |s 2026-04-18  |t 3  |v 325.00  |w 2026-03-30  |y BK 
952 |0 0  |1 0  |4 0  |6 621_392000000000000_P181E2  |7 0  |9 74882  |a MSIT  |b MSIT  |c REF  |d 2026-03-30  |g 325.00  |l 1  |o 621.392 P181e2  |p 15521  |r 2026-04-16 07:36:24  |s 2026-04-16  |t 4  |v 325.00  |w 2026-03-30  |y REF 
952 |0 0  |1 0  |4 0  |6 621_392000000000000_P181E2  |7 0  |9 74883  |a MSIT  |b MSIT  |c GEN  |d 2026-03-30  |g 325.00  |l 6  |m 1  |o 621.392 P181e2  |p 15522  |r 2026-04-18 16:38:43  |s 2026-04-18  |t 5  |v 325.00  |w 2026-03-30  |y BK 
952 |0 0  |1 0  |4 0  |6 621_392000000000000_P181E2  |7 0  |9 74884  |a MSIT  |b MSIT  |c GEN  |d 2026-03-30  |g 325.00  |l 4  |o 621.392 P181e2  |p 15523  |r 2026-04-16 21:33:05  |s 2026-04-16  |t 6  |v 325.00  |w 2026-03-30  |y BK 
999 |c 3926  |d 3926 
650 0 |a ECE 
650 0 |a Vhdl 
650 0 |a Vls 

Similar Items